Saya Benci!

library ieee;
use ieee.std_logic_1164.all

entity subject is

port ( a, b : in bit;
c: out bit);

end subject;

architecture giler of subject is

begin

signal crappy : boolean := FALSE
.
.
.
.

Saya sangat tidak meminati VHDL dan sebab itulah saya melengah-lengahkan revision bagi subjek ini kerana, sekali lagi, saya sangat TIDAK MENYUKAI VHDL!

Saya sangat malas untuk menghafal baris demi baris kod yang sangat komplikasi.

Saya mahu mandi.
.
.
.
.
end giler;